Diseño y construcción de un analizador lógico de 8 canales
| dc.contributor.advisor | Doutreloigne, Jan | es_ES |
| dc.contributor.author | Carangui Saico, Manuel Jhovani | es_ES |
| dc.contributor.author | Pérez Reinoso, Freddy Geovanny | es_ES |
| dc.date.accessioned | 2014-06-24T21:17:44Z | |
| dc.date.available | 2014-06-24T21:17:44Z | |
| dc.date.issued | 1998 | es_ES |
| dc.description | El objetivo de esta tesis consiste en diseñar y construir un interfaz para transformar un osciloscopio común de 2 canales en un analizador que permita desplegar simultáneamente 8 señales digitales, para ello se toman muestras de las 8 líneas digitales simultáneamente las cuales son almacenadas en una memoria de acceso aleatorio RAM, de la velocidad con que se tome estas muestras depende la base de tiempo del sistema, la cual se puede controlar exteriormente. Luego de almacenadas las muestras se las lee a una velocidad fija (velocidad de barrido), una vez los datos en el bus interior, se le suma una cantidad adecuada de voltaje para que pueda manejar las placas deflectoras verticales y coloque los bits a una altura adecuada en la pantalla. La base de tiempo (deflexión horizontal), se genera exteriormente de manera que se usa el disparo en modo XY en el osciloscopio | es_ES |
| dc.description.city | Cuenca | es_ES |
| dc.description.degree | Ingeniero Eléctrico | es_ES |
| dc.format | application/pdf | es_ES |
| dc.identifier.uri | http://dspace.ucuenca.edu.ec/handle/123456789/6560 | |
| dc.language.iso | spa | es_ES |
| dc.relation.ispartofseries | TE-222 | es_ES |
| dc.rights | openAccess | |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-sa/3.0/ec/ | |
| dc.subject | Analizador Logico | es_ES |
| dc.subject | Electronica | es_ES |
| dc.title | Diseño y construcción de un analizador lógico de 8 canales | es_ES |
| dc.type | bachelorThesis | es_ES |
| dc.ucuenca.paginacion | 52 páginas | es_ES |